静态列
天下维客，你可以修改的网络知识库
静态列
- DRAM加快数据输出的一种模式。当访问静态列（static-column）的数据时，DRAM不断地激活列输出缓冲区，以此来加速输出。但其缺点是当地址不连续时就会很慢，而且耗电量也比FPM模式要高。
[编辑]
相关条目
Access Time - Address - Async SRAM - BEDO - BGA封装技术 - Bandwidth - Bank - Bank Schema - Buffer - Buffered Memory - C-RIMM - CAS - CAS Latency - CSP - CSRAM - Checksum - Compact Flash - DDR SDRAM - DDR内存 - DIMM - DIP - DRAM - Direct RDRAM - Direct Rambus - EDO DRAM - EDORAM - EMS - ESDRAM - FLASH内存 - FPM DRAM - Interleaving - JEDEC - MCH - MDRAM - Micro BGA - Non-Composite - PC100 - PLB - Pin - RAM - RAS - Registered Memory - SDRAM - SIMM - Sync SRAM - TOSP II - TSOP - Tag RAM - Tiny BGA - Unbuffered Memory - 串行存在侦测 - 串行存在探测 - 信用卡内存 - 偶校验 - 内存总线速度 - 只读内存 - 服务器内存 - 虚拟信道内存 - 读写时序 - 随机访问内存 - 静态列
